近日，SEMICON China 2026國際半導體展在上海召開。

作為該屆展會的重要論壇之一，異構集成（先進封裝）國際會議以“AI算力與CPO”為主題，匯聚全球產業領袖和行業專家，聚焦AI算力爆發與帶寬升級核心需求，深度解析2.5D/3D異構集成、CPO硅光、HBM、Chiplet與UCIe等關鍵技術，深度解析從需求痛點到技術方案的必然路徑。

SEMI中國總裁馮莉在致辭環節指出，當下AI算力每3.5個月翻倍、HPC數據中心帶寬需求隨之突破100Tbps，傳統封裝技術已難以承載下一代產業需求，這使得異構集成（HI）成為必然選擇。2026年全球先進封裝市場將超700億美元，其增長本質是技術對需求的精準響應。

在異質異構集成賦能AI創新的主旨演講環節，宏茂微電子首席技術專家郭一凡介紹了2.5D異構集成先進封裝解決方案及發展趨勢。他認為AI需求不是泡沫，投資規模持續增長，投資回報正在發生，但AI營收提升如今仍受限于互聯帶寬（BW）瓶頸，Chiplet+高密度互聯異構集成已成為提升AI算力的最佳途徑。

同時，他詳解了2.5D封裝中CoWoS-R、CoWoS-S、CoWoS-L片間互聯技術的優劣勢，相較FC封裝可大幅提高帶寬，但也大幅增加了封裝成本。Chiplet先進封裝技術中，隨著Scale-up w/CPO超節點架構應用，系統集成度不斷提升，中介層尺寸不斷增大，晶圓（Wafer）中介層面積利用率急劇惡化，板級（Panel）制程勢在必行，并強調高密度板級封裝是未來高算力異構集成的有效解決方案。

在武漢新芯集成電路股份有限公司代工業務處市場總監郭曉超看來，先進封裝市場特別是2.5D/3D領域正快速擴張，行業主流方案已從CoWoS-S向CoWoS-L、SoW及3.5D XDSiP演進，集成規模不斷擴大，混合鍵合是實現高密度互連的關鍵。

隨后她重點分享了晶圓級混合鍵合面臨的工藝挑戰包括散熱路徑復雜、散熱通道微縮、復雜材料也帶來了應力分析方面的挑戰。三維集成技術的設計流程將從標準化向客制化轉變，設計仿真需覆蓋跨尺度、多物理場耦合。最后，她強調，異質集成混合鍵合是提升算力的核心技術，不僅需要晶圓廠的工藝突破，更是需要設計方法論、材料、設備共同合作的團體賽。

在CPO和硅光專題演講環節。新加坡微電子研究院總監Dr. Patrick Poa在演講主題中介紹，隨著AI模型規模擴張，互連帶寬已成為系統瓶頸——過去三十年間計算性能提升6萬倍，而互連帶寬僅增長30倍。共封裝光學（CPO）通過將光引擎緊鄰交換芯片放置，將電氣傳輸距離縮短至10毫米以內，顯著降低功耗。隨后他介紹了CPO性能提升的四大支柱：數據速率向超過400G/lane演進；互連從微凸點向混合鍵合演進；光中介層向更高密度的TDV/TSV方案演進；光耦合方案在邊緣耦合與垂直耦合間權衡。在材料與工藝層面，硅光子正逼近200G/lane極限，需引入InP、Ge、SiN、TFLN等異質材料。TFLN調制器與SiN波導的集成，將支持從1.6Tb/s到25.6Tb/s的CPO路線圖演進。

IDTechEx首席研究顧問何曉溪闡述，在技術路徑對比中，硅光相較于InP方案具備更高的制造規模與可靠性，通過異質鍵合將激光器與調制器分離，有效降低熱串擾風險，薄膜鈮酸鋰(TFLN)調制器方案已實現110GHz帶寬，打破了“硅光太慢”的傳統認知。何曉溪認為，CPO是異構集成在光電領域的典型應用，2D與3D集成方案正逐步成熟，將成為下一代AI集群突破帶寬瓶頸的核心技術。

在HBM與AI算力封裝專題演講環節，ERS electronic GmbH首席執行官Laurent Giai-Miniet介紹了ERS在晶圓針測與先進封裝領域的技術布局。在先進封裝領域，從晶圓級向面板級過渡已成為提升產能效率的重要方向，但面板尺寸放大帶來的翹曲問題尤為突出，需通過精準的溫控與機械校正手段加以解決。在晶圓針測環節，AI與HPC芯片的功耗持續攀升，單芯片測試功耗增加，對測試環節的溫度均勻性、散熱能力以及溫區覆蓋范圍提出了更高要求，液冷等高效散熱手段正成為行業標配。

Comet市場營銷與產品戰略副總裁Isabella Drolz以《重構HBM封裝三維檢測》為題，指出對先進封裝而言，零缺陷已成為行業剛需，X射線檢測與AI算法的深度融合，正推動半導體檢測從離線故障分析向在線過程控制演進。以TSV為例，直徑10微米、深寬比10:1的通孔中，2微米級空洞的識別已可自動完成。

他認為，在芯片級封裝中，3D bump metrology可精確測量焊球偏移、橋接、枕頭效應等缺陷，為工藝調整提供量化依據。X射線檢測正從單一的失效分析工具，演變為貫穿工藝開發與量產監控的全流程賦能平臺，這對于HBM等復雜多層堆疊封裝尤為重要。